Микропроцессорные комплекты БИС КР1802 выполнены по эпитаксиально-планарной технологии с изоляцией р-п-переходом по схемотехнике ТТЛ с диодами Шоттки [7]. Большие интегральные схемы предназначены для построения устройств обработки данных, СОЗУ процессоров и многоадресных ОЗУ множительных и делительных устройств повышенной разрядности, однопроцессорных и многопроцессорных вычислительных систем производительностью в однопроцессорном варианте до 2...3 млн. операций/с. Микросхемы этого комплекта расширяют функциональные возможности МПК серий К589 и КР1804.

Восьмиразрядная микропроцессорная секция (МС) КР1802ВС1. Выполняет арифметическое сложение и вычитание в дополнительном коде; логические операции конъюнкции, дизъюнкции, инверсии и сложение по модулю 2; арифметические, логические и циклические сдвиги вправо и влево на один разряд. При выполнении перечисленных операций возможно производить различные операции маскирования содержимым регистра расширения отдельных разрядов входных данных. По результату операции вырабатываются признак равенства нулю результата и признак переполнения (в операциях сложения, вычитания и в операции сдвига влево). При соединении нескольких БИС МС возможен последовательный и ускоренный перенос операции обработки байтов, широкий набор операций сдвигов, включая и расширенные сдвиги, т. е. сдвиг двойного слова совместно с регистром расширения без внешних дополнительных схем с выработкой признаков результата только в выбранных кристаллах.

Схема БИС МС приведена на рис. 8.11. Большая ИС МС включает в себя следующие функциональные устройства: параллельное арифметическо-логическое устройство (АЛУ); схему сдвига результата АЛУ (САЛУ), регистр расширения (РгР); схему сдвига и загрузки в РгР результата АЛУ; схему формирования признака нуля результата операции; регистры РгА и РгВ; дешифраторы операции и модификации операций.

Разряды микроинструкций FO — F3 определяют операции АЛУ с данными, поступающими на вход данных по каналам Л и Я. К этим операциям относятся сложение и вычитание кодов и полей, логические пересылки.

Разряды микроинструкций F4 — F7 определяют операции модификации АЛУ. К этим операциям относятся выбор операндов для АЛУ (операция с РгВ и РгР), разрешение операции маскирования, различные операции сдвигов.

Двунаправленные шины ДАО — ДА7, ДВО — ДВ7 с тремя устойчивыми состояниями предназначены для организации приема информации по каналам Л и б и выдачи результата в эти каналы по сигналу ED с одновременной инициацией сигнала выбора кристалла CS. Регистры операндов РгА и РгВ служат для буферизации информации, принимаемой по соответствующим каналам.

Двухадресная память общего назначения КР1802ИР1. Эта память емкостью 64 бит имеет два 4-разрядных канала для приема и выдачи информации. БИС РОН предназначена для реализации СОЗУ процессоров и многоадресных ОЗУ. Схема РОН (рис. 8.12) состоит из матрицы, вмещающей 16 4-разрядных регистров, двух дешифраторов (ДСА и ДСВ) выбора необходимого регистра соответственно по каналам А и В; двух устройств управления режимом работы канала А (У1А) и канала В (УЗВ) и би-направленных усилителей (БУА и БУВ), включающих в себя восемь усилителей считывания с тремя устойчивыми состояниями на выходе и восемь усилителей записи. Разрешением обмена информацией матрицы БИС РОН адреса: ААО — ААЗ для канала Л; АВО — АВЗ — для канала В. Матрица РОН состоит из триггерных ячеек, переход триггерной ячейки матрицы из одного состояния в другое осуществляется сигналом потенциального типа и не зависит от его фронта.

Рис. 8.11. Схема БИС МС КР1802ВС1 (а) и его условное обозначение (б)

Шестнадцатиразрядный арифметический расширитель КР1802ВР1. Арифметический расширитель (АР) предназначен для реализации устройств, осуществляющих сдвиги (арифметические, логические, циклические, расширенные влево, вправо) за один цикл на произвольное число разрядов в пределах от 0 до 15, а также поиск номера левого единичного бита.

В состав БИС АР входят: регистр информации РгИ, узел поиска левой единицы У, буфер сигнала синхронизации БС, вентиль строба выдачи данных ВС, буфер сигнала выбора микросхемы СМ, дешифратор микроинструкций ДШМ, узел сдвига УС, мультиплексор регистра расширения МРгР, регистр расширения РгР, узел выдачи результата УВР, буфер выдачи результата БВР, схема признака нуля СПО, буфер параметра сдвига БПС, схема выдачи признака СВП, мультиплексор параметра сдвига МПС, регистр параметра сдвига РгПС, схема анализа переполнения САП.

Последовательный умножитель 8Õ8 разрядов КР1802ВР2. Предназначен для построения устройств умножения и деления двоичных кодов и устройств умножения чисел, представленных в дополнительном коде.

представленных в дополнительном коде;

Первые четыре операции инициируются сигналом CS1 и задаются 2-разрядным кодом, определяемые сигналами на выводах CFO и CF1. Эти операции синхронизируются синхроимпульсами CLK-

Схема обмена информацией (ОИ) КР1802ВВ1. Схема является 4-адресной памятью, которая имеет четыре 4-разрядных регистра для приема и выдачи информации. Большая интегральная схема ОИ предназначена для использования в качестве СОЗУ с возможностью организации на одном из регистров счетчика с увеличением содержимого на + 1. На БИС ОИ возможно построение памяти с интегрированными возможностями, вытекающими из раздельности и независимости задания различных режимов.

Схема БИС ОИ приведена на рис. 8.15. Схема состоит из трех 4-разрядных регистров Рг1, Рг2 и РгЗ, реализованных на D-òðèããåðàõ типа “Защелка”, одного 4-разрядного двоичного счетчика с возможностью параллельной загрузки РгО, реализованного на D-òðèããåðàõ типа М = S с записью информации по фронту сигнала, четырех дешифраторов ДСЛ, ДСВ, ДСС и ДСХ выбора необходимого регистра по каналам Л, В, С и Х соответственно, узлов управления, четырех мультиплексоров МПО — МПЗ выбора информации для записи в регистры, схемы сравнения СС, вырабатывающей признак равенства содержимого регистра РгО и содержимого регистра РгЗ, и блока приема/выдачи данных БПД на каналы Л, В, С и X.

Время выполнения операции сложения 4-разрядных слов 25 нс, потребляемая мощность 1,4 Вт.

КМ1802ВРЗ—умножитель двух 8-разрядных чисел. Допускает наращиваемость до любой длины разрядной сетки с привлечением дополнительных схем сумматоров и умножителей. Наращивается матрично.

Время выполнения операции умножения одной БИС 100 нс. Потребляемая мощность 1 Вт.

КМ1802ВР4—умножитель двух 12-разрядных чисел. На выходе вырабатывается произведение двойной точности (24 разряда), которое может быть округлено до 12 разрядов. Допускается матричная наращиваемость до любой разрядности с привлечением дополнительных сумматоров и умножителей. На выходе имеются буферные схемы с тремя состояниями.

Время выполнения операции умножения одной БИС 145 нс. Потребляемая мощность 3 Вт.

КМ1802ВР5—умножитель двух 16-разрядных чисел. На выходе вырабатывается произведение двойной точности (32 разряда), которое может быть округлено до 16 разрядов. При умножении чисел в дополнительном коде предусмотрена возможность присвоения знака произведения младшей части произведения.

Время выполнения операции умножения одной БИС 165 нс. Потребляемая мощность 4 Вт.

Семейство серий К 1804 представляет собой микропроцессорные БИС с разрядно-модульной организацией, позволяющие разработчикам аппаратуры проектировать вычислительные устройства, системы обработки данных и системы управления широкого класса. Уровни сигналов и быстродействия рассматриваемых БИС определяются схемотехническими решениями и технологией ТТЛШ, по которой они изготовлены.

В состав комплекта входят БИС, ориентированные для построения операционных блоков (центральные процессорные элементы К1804ВС1 и К1804ВС2, схема ускоренного переноса К1804ВР1, схема управления состоянием и сдвигами К1804ВР2 и схема 4-разрядного регистра К1804ИР1), и БИС, ориентированные для организации микропрограммного управления применительно к комплектам микропрограммируемых БИС (схемы микропрограммного управления К1804ВУ1, К.1804ВУ2, К1804ВУЗ, К1804ВУ4) и ряд специальных БИС [8,10].

Методика построения операционных блоков (ОБ) на секционируемых микропроцессорных БИС общая для большинства микропроцессорных комплектов. При реализации ОБ на конкретной серии БИС необходимо учитывать количество информационных магистралей, разрядность, фиксированный набор микроинструкций ЦПЭ. Более подробно методы реализации ОБ на БИС серии К1804 рассмотрены в [10]. Серия К1804 позволяет строить блок микропрограммного управления с богатыми логическими возможностями.

Различие между рассматриваемыми схемами состоит в том, что в К1804ВУ2 совмещены две входные магистрали и отсутствует маскирующая магистраль, что позволило разместить схемы в 20-выводном корпусе (схема К1804ВУ1 имеет 28 выводов). Микросхема К1804ВУЗ управляет следующим адресом, преобразуя код микрокоманды в набор управляющих сигналов для узлов БМУ, сформированных на основе. СУАМ. Подробно БМУ на основе СУАМ рассмотрен в [8].

Рассматриваемая схема УПМ имеет следующие архитектурные особенности: 12-разрядная размерность всех внутренних элементов УПМ, обеспечивающая возможность адресации до 4096 слов; четыре источника адреса (внутренний регистр адреса/счетчика, счетчик микрокоманд, адресная шина и стек глубиной пять); 16 инструкций управления, большинство из которых являются условными; выходные сигналы отпирания одного из трех внешних устройств, подключенных к адресной шине (позволяют выполнять функции дешифратора); внутренний регистр адреса (может выполнять функции и регистра и счетчика циклов); трехстабильные выходы. Все внутренние регистры построены на триггерах, срабатывающих по положительному фронту тактового сигнала, что упрощает временную синхронизацию.

Регистр/счетчик РгА/Сч состоит из 12 триггеров D-типа, доступ к которым осуществляется во время одного и того же такта. При выдаче сигнала разрешения загрузки (поступления на вход RLD сигнала низкого уровня) новые данные загружаются в РгА/Сч во время действия переднего фронта тактового импульса. Выход может быть подключен к мультиплексору и использован в качестве источника адреса следующей микрокоманды. В свою очередь, вход прямого адреса устройства является источником данных, загружаемых в РгА/Сч.

Счетчик микрокоманд может использоваться одним из двух способов. Когда сигнал разрешения ввода данных в устройство приращения, подаваемый на вход СО, имеет высокий уровень, в РгСМК во время следующего такта загружается передаваемый на выход адрес, увеличенный на 1 Таким образом обеспечивается последовательное выполнение микрокоманд. Когда сигнал на входе СО имеет низкий уровень, содержимое устройства приращения остается прежним и во время следующего такта СМК перезагружается тем же самым адресом, находящимся на выходе У {Y->[nPC}. Следовательно, одна и та же микрокоманда может выполняться любое количество раз.

Арифметическое устройство К587ИК2. Устройство представляет собой четырехразрядный автономный модуль обработки цифровой информации с микропрограммным управлением [6]; предназначено для приема, оперативного хранения, обработки и выдачи цифровой и командной информации, а также для построения операционных блоков цифровых вычислительных средств различной разрядности, кратной четырем.

Структура устройства К587ИК2 содержи! следующие функциональные блоки (рис. 8.19. а): параллельный арифметическо-логический блок АЛБ; блок

Рис. 8.19. Схема арифметического устройства К587ИК2 (а) и его условное обозначение (б)

Таблица 8.9

регистр состояния РгС; рабочий регистр РгА; регистр микрокоманд РгМК; три четырехразрядных канала KI, К2, К^З; схемы обмена С01, С02, СОЗ; дешифратор микрокоманд ДШ; блок синхронизации БС; блок расширения БР.

В зависимости от кодов в разрядах 0—1 регистра микрокоманд РгМК. 12-разрядную микрокоманду АУ разбивают на поля, образуя четыре формата микрокоманд (табл. 8.9).

Во всех форматах микрокоманд разряды РгМК (2—4) == КОП 1 указывают код операции АЛБ, а разряд РгМК (11)== ВС—на необходимость записи состояний в РгС и выдачи содержимого регистра состояний в канал КЗ.

Параллельный арифметическо-логический блок АЛБ предназначен для выполнения арифметических и логических операций. Блок состоит из четырехразрядной комбинационной схемы с асинхронным переносом и входных мультиплексоров по двум магистралям. Арифметическо-логическое устройство выполняет арифметические операции (сложение с логической “I”, сложение, вычитание) и логические операции (конъюнкция, дизъюнкция, сложение по модулю 2, инверсия). Входные мультиплексоры коммутируют поступающие операнды на входы АЛБ.

В рабочий регистр РгА записываются и хранятся 4-разрядные коды результата, полученного при выполнении микрокоманды; в операциях обмена используется в качестве буферного регистр внешних каналов К1 — КЗ.

Регистр состояний РгС индицирует состояния АУ. Регистр включает в себя триггер сравнения с нулем (РгС(О) = То); триггер переполнения (РгС(\) == Гпп);

триггер знака (РгС (2} == 7'зн); триггер расширения (РгС(З) =Тр). Сигналы состояния должны заноситься в РгС и выдаваться в КЗ (КЗ-0 — СРО, /<3-1—ПП, КЗ-2 — ЗН; КЗ-3 — Р).

Каналы К.1, К2 предназначены для приема и выдачи информации. Каналы К1 и К2 выдают и принимают информацию в рабочий регистр РгА. Канал КЗ принимает информацию в регистр РгА и выдает информацию из РгС. Разряд 0 — старший разряд информации в KI, разряд 3 — младший разряд информации в KI.

Схемы обмена С01, С02, СОЗ управляют приемом или выдачей информации в (из) АУ: вырабатывают сопровождающие выдаваемую информацию сигналы KIB и отмечают прием информации сигналами К1П. При работе нескольких источников информации на один канал наличие сигнала К1П свидетельствует о занятости канала и блокирует выдачу информации из АУ, но разрешает выполнение следующей микрокоманды. При незавершившемся обмене (сигнал KIB выдан) по KI или К2 в предыдущей микрокоманде схемы С01 или С02 блокирует выполнение следующей микрокоманды до окончания обмена.

Если не завершена выдача информации в КЗ по первой микрокоманде, схема обмена СОЗ не блокирует выполнение следующей микрокоманды при отсутствии в последней признака выдачи состояния (ВС), но сигнал сопровождения КЗВ и информация по каналу КЗ должны сброситься по сигналу Ф[ (из “О” в “I”) второй микрокоманды, если нет входного сигнала КЗП. Сигнал КЗП, поступивший на схему обмена СОЗ при выполнении первой микрокоманды, сбрасывает сигнал КЗВ.

Приемом и выдачей информации по каналу KI управляют подачей управляющих сигналов на вывод ЕК1 (раз-

решение обмена по первому каналу). При выдаче информации и отсутствии сигнала разрешения (“I”) должен появиться только задний фронт сигнала К/В, а информация в KJ не должна выдаваться.

Структура устройства К587РП1 включает в себя следующие функциональные блоки (рис. 8.20,а): постоянную память типа “программируемая логическая матрица” ПЛМ и программируемый слой инверторов ПСИ; входные регистры Рг/(0—13) и Рг2(0—3); регистр следующего адреса РгСЛ(0—5); выходной регистр микрокоманды РгМК; блок синхронизации БС; схемы обмена информацией СО/ и С02; регистр управления РгУ(О-З).

Постоянная память типа ПЛМ хранит и считывает микрокоманды. Программируемый слой инверторов ПСИ расширяет логические возможности УП. Первая подматрица ПЛМ1 эквивалентна 64 24-входовым схемам И — НЕ, вторая подматрица ПЛМ2 — 24 64-входовым схемам И—НЕ. Связи в подматрицах (“кодировка” подматриц и слоя инверторов) должны программироваться заказчиком и записываться в процессе технологического изготовления.

синхронизации БС. Уровень “О” определяет режим чтения информации микрокоманды из ПЛМ, а уровень “I” — режим сброса матрицы, т. е. подготовки схемы к формированию следующей микрокоманды.

На выбранном логическом произведении (выходы 1— 64 ПЛМ1) по окончании сигнала СТРОБ ПЛМ должен

Рис. 8.20. Схема управляющей памяти К587РП1 (а) и ее условное обозначение (б)

храниться уровень “О”, который включает в себя закодированные в ПЛМ2 р-канальные транзисторы. На выходах ПЛМ2 должна появиться микрокоманда, содержащая уровень “I” в тех разрядах, где р-канальные транзисторы закодированы, и уровень “О” в разрядах, где не закодированы. Микрокоманда через программируемый слой инверторов поступает на регистры микрокоманд РгМК, управления РгУ и регистр следующего адреса РгСА.

Входные регистры Pel, Рг2 предназначены для приема и хранения поступающей извне информации. Необходимость смены информации в Рг1, Рг2 должна определяться содержимым определенных триггеров в регистре управления РгУ. Записью информации в Pel и Рг2 управляют схемы обмена СО1 и С02.

Регистр следующего адреса РгСА хранит внутреннюю часть адреса следующей микрокоманды (следующего адреса), а регистр микрокоманды РгМК. — код выходной микрокоманды.

Схемы обмена информацией СО/ и С02 организуют асинхронный прием информации в Рг1 и Рг2. При поступлении сигналов с соответствующих для Рг1 или Рг2 выходов РгУ схемы обмена информации переходят в состояние готовности приема информации. Если на входах KIB и (или) К2В появляется сигнал, сопровождающий выданную информацию, схема обмена вырабатывает сигнал, стро-бирующий прием информации в Pel и (или) Рг2, и ответные сигналы на выходах К.1П и (или) К.2П свидетельствующие об окончании приема информации. Сигналы К.} В и К2В при приеме информации в ИС УП следует передать из другого устройства минимум через t ^ЭгЗОО нс после выдачи из микросхем УП сигналов К.1П и К.2П. Соответственно неизменной должна оставаться входная информация по каналам К1 или К.2.

Структура устройства К587ИК1 содержит (рис. 8.21):

8-разрядные каналы KI, К2, КЗ; схемы обмена СО/, С02, СОЗ; схему захвата СхЗ; 8-разрядные регистры Рг1 и Рг2; логическое устройство ЛУ; коммутатор К; регистр

Схемы обмена СО/, С02, C0.3 управляют приемом и выдачей информации из (в) ОИ, вырабатывают сопровождающие выдаваемую информацию сигналы KIB — КЗВ и отмечают прием информации сигналами К1П — КЗП. При работе нескольких источников информации на

Рис. 8.21. Схема устройства обмена информации К587ИК1 (а) и его условное обозначение (б)

Схема захвата СхЗ выдает информацию в один из каналов К,1 или КЗ по предварительному запросу. Выдача информации начинается лишь при наличии сигнала ЕК1 / КЗ. Отсутствие сигнала ЕК1/КЗ блокирует схему С02, а та, в свою очередь, выполнение следующей микрокоманды.

Регистры Pel, Рг2 предназначены для временного хранения информации (Рг1 является 8-разрядным сдвиговым регистром, а Рг2 — 8-разрядным регистром-счетчиком). Регистры формируют сигнал расширения— инверсии выпадающего при сдвигах разряда Pel (7) или сравнение с “I” содержимого регистра Рг2 во всех операциях без сдвига. При этом с “I” сравнивается содержимое регистра Рг2 по результату выполнения предыдущей микрокоманды.

Логическое устройство ЛУ выполняет операции маскирования, сравнения, выделения левой единицы информации. Логическое устройство содержит схему анализа результата операции на присутствие уровня “I” во всех разрядах результата, которая формирует сигнал сравнения с “I”.

Триггер повторения микрокоманды. {РгР(1) = ТПМ} определяет, выполняют ли микрокоманду однократно после запуска ОИ, или повторяют циклически. Выход из цикла происходит при наличии сигнала “I” на выводе Q.

Триггер “захвата” канала (РгР {2) =ТЗК) определяет, по какому каналу (К1 или КЗ} работает схема захвата. Микрокоманду 10010 группы I при ТЗК-1 применять не рекомендуется, так как это приведет к сбросу сигнала К1В при переходе ко второму такту выполнения микрокоманды независимо от внешнего сигнала К1П.

Триггер “условных операций” (РгР{3) =ТУО) определяет, является ли данная микрокоманда условной или нет, т. е. зависит ли выполнение микрокоманды от выполнения условия (от уровня сигнала, поступающего на вывод Q ОИ). Если условие выполнено, то условные операции не должны отличаться от безусловных. Если условие не выполнено, то при наличии в микрокоманде признака приема информации из канала К1 информация должна приниматься, но сигнал К1П не должен выдаваться или

при наличии в микрокоманде признака выдачи информации К-/ и сигнал KJВ не должны выдаваться.

Триггер асинхронной выдачи или сдвига (РгР (4) = = ТАС} определяет режим выдачи (асинхронный или синхронный) в канал КЗ во второй группе микрокоманд и указывает на операции со сдвигом в первой группе микрокоманд.

Регистр маски состояния РгМС предназначен для хранения кода маски состояния и содержит четыре триггера. Загрузка РгР и РМК осуществляется либо из К1 или КЗ, либо из микрокоманды (табл. 8.10, 8.11). Три триггера РгМС (ТМСР1, ТММ2, ТМТР) служат для маскирования состояний ОИ — СР “I”, M2, ТР. Запись “О” в триггеры маскирует операцию сравнения, запись “I”—размаскирует операцию сравнения. Четвертый триггер ТМВС указывает, какой уровень на выводе должен являться истинным для выполнения условия в условных операциях. Условие считают выполненным, если Q © TMBC1. Разряд О РМК определяет, в какой регистр производят загрузку.

Таблица 8.10

Таблица 8.11

Структура устройства К587ИКЗ содержит (рис. 8.22):

два 8-разрядных /С/, К2 и 5-разрядный КЗ каналы; схемы обмена С01, С02, СОЗ; 7-разрядный регистр микрокоманд РгМК; два 8-разрядных регистра хранения операндов РгА, РгВ; два 8-разрядных регистра хранения результатов операций РгП1, РгП2; 2-разрядный регистр именного кода РгИК; 3-разрядный регистр кода позиции РгКП; триггер установки ТУ; дешифратор микрокоманд ДШМК; блок умножения БУ; блок суммирования БСМ; блок поиска ко

Рис. 8.22. Схема арифметического расширителя К.587ИКЗ (а) и его условное обозначение (б)

Регистр именного кода ТгИК предназначен для организации объединения однотипных АР в блок с общим микропрограммным управлением. В зависимости от расположения АР в соответствующем вертикальном ряду в РгИК (0,1) заносят следующий код: 01 — крайний левый ряд; 10 — крайний правый ряд; 11—остальные ряды;

00 — если имеет место только один вертикальный ряд.

Регистр кода позиций РгКП отмечает последовательно слева направо вертикальные ряды кодами РгКП (О, 1, 2): 000, 001, .... 111.

Разряды РгКП соответствуют разрядам микрокоманды: РгКП(2) —МК(3), РгКП{{) —ЛЩ4), РгКП(0) — МК{5).

Блок умножения БУ выполняет операции умножения над операндами в РгА и РгВ с получением младшей и старшей частей произведения и операций сдвига над операциями в РгА. Операнды могут представлять собой либо целые числа без знака, либо целые числа со знаком в старшем разряде в дополнительном коде. Блок умножения состоит из матрицы 8Õ8 одноразрядных сумматоров, с помощью которых происходит получение и сдвиг частичных сумм.

Вывод признака “расширения” (С) ..... К3{3}

Схемы обмена С01, С02 и СОЗ управляют приемом и выдачей информации по каналам К1, К2 и КЗ соответственно. Эти схемы вырабатывают сигналы К1П, К2П и КЗП — идентификаторы приема информации и сигналы К1В, К2В и КЗВ — идентификаторы выдачи информации. При работе нескольких источников информации на один канал сигналы К1П, К2П и КЗП свидетельствуют о занятости соответствующего канала и блокируют выдачу информации сигналами К1В, К2В и КЗВ соответственно из АР.

Блок суммирования предназначен для суммирования частичных произведений при матричном объединении однотипных АР в блок с общим микропрограммным управлением. Входы блока суммирования соединены с выходами БУ. Результат суммирования заносят в РгП2. Кроме того, в блок суммирования должен поступать через вывод Р сигнал переноса. Перенос из блока суммирования через БФС должен поступать в КЗ (2).

схему сравнения РгП2 с логической “I”; схему переноса из блока суммирования.

Блок формирования состояний выдает коды состояний в канал КЗ. При наличии в поле микрокоманды признаков ВС == 1 формируется сигнал КЗВ, сопровождающий выдачу информации по КЗ.

§ 8.7. Архитектурные особенности построения управляющей микро-ЭВМ на базе МПК серии К587

При проектировании управляющей микро-ЭВМ, работающей в режиме реального времени, разработчик стремится выполнить противоречивые требования: достичь максимума быстродействия при минимальных аппаратных затратах, мощности и габаритно-весовых характеристиках. Так как управляющая микро-ЭВМ предназначена для решения группы заранее известных задач, как правило, в реальном масштабе времени, то подход к ее разработке должен отличаться от подхода к разработке универсальной микро-ЭВМ и при этом для ЭВМ того же класса быстродействие должно быть выше, а аппаратные затраты — ниже.

Описываемая управляющая микро-ЭВМ спроектирована исходя из следующих соображений, в основном традиционных для микро-ЭВМ: использование интегральных схем в основном большей степени интеграции (для обработки информации—только БИС); принцип управления — микропрограммный; информационная структура должна состоять из необходимого, возможно меньшего числа устройств (операционных блоков, памяти разных типов, регистров), объединенного возможно большим числом буферизованных связей, что должно обеспечивать обмены информацией между несколькими функциональными узлами сразу и выполнение операций обработки информации и вычислений параллельно несколькими соответствующими узлами (при условии программного обеспечения такого распараллеливания);

совмещение ПЗУ микрокоманд и программ, с одной стороны, обусловленное спецификой управляющей ЭВМ — решением группы заранее известных задач, с другой — наличием БИС ППЗУ или ПЗУ большой емкости; предварительная подготовка микрокоманд и данных арифметических устройств; специальная подготовка системы команд — должны быть в наличии только нужные для задач данного класса команды, группы часто встречающихся команд целесообразно объединять в одну команду;

Наиболее целесообразны следующие способы реализации программы: а) на период отладки — командное представление; б) после отладки — командное представление частей программы, не критичных ко времени их выполнения, и представление команд в виде их макро

Можно сказать, что архитектура оптимизирована, если процессорные БИС выполняют микрокоманду за микрокомандой без простоев, а ма-

гистрали обеспечивают подачу команд и данных с темпом, соответствующим минимальным циклам ввода — вывода процессорных БИС, и все время заняты.

Архитектура описываемого процессора не полностью отвечает такому критерию оптимальности, однако разработана исходя из изложенных выше принципов. В качестве элементной базы использован МПК серии К587 и ИС серии К564, соответствующая ему по логическим уровням, технологии, быстродействию. Схема процессора приведена на рис. 8.23. В состав его входят ПЗУ, регистр адреса ПЗУ (РгА ПЗУ), регистр данных ПЗУ (РгД ПЗУ), регистр адреса ОЗУ (РгА ОЗУ), устройство управления (УУ), два мультиплексора (МС1 и МС2), операционное устройство, состоящее из арифметического устройства АУ (К587ИК2) и арифметического расширителя АР (К.587ИК.З). На схеме приведены только информационные магистрали, управляющие сигналы с У У на все остальные устройства процессора условно не показаны.

рядом однонаправленных. Регистр адреса ОЗУ может загружаться из АУ через канал микропрограммно или из РгД ПЗУ при расшифровке команды, РгА ОЗУ выполняют роль регистра адреса ОЗУ, регистр адреса константы при считывании ее из ПЗУ, а также как адрес ВУ при обращении к нему. Регистр адреса ПЗУ — микрокомандный счетчик адреса, его можно загружать при расшифровке команды или микрокоманды безусловного перехода или модифицировать путем выдачи признаков результата операции АУ каналу КЗ при выполнении микрокоманды условного перехода. Возможно считывание из ПЗУ путем выдачи адреса из РОН АУ по каналу К.2 через МХ1 на накопитель ПЗУ.

Устройство управления должно по сигналам синхронизации с процессорных БИС вырабатывать сигналы, обеспечивающие предварительную подготовку микрокоманд и данных. Если применять достаточно быстродействующую постоянную память, например серии К.556 (время выборки не более 100 нс), то первую часть сформулированного критерия оптимальности — равенства цикла процессора времени выполнения микрокоманды процессорной БИС для микрокоманд без ветвления для данной структуры — можно считать выполненной. Вторая часть критерия оптимальности оценивает объем аппаратуры, необходимой для такого эффективного функционирования процессорных БИС, и так как вариантов структур можно предположить множество, а формального алгоритма их синтеза нет, то говорить о том, что задача решена с минимальными аппаратурными затратами, не следует. Однако для достижения этой цели были применены такие меры. как использование БИС, микропрограммность, совмещение ПЗУ микрокоманд и программ.