Precarica a catena,
ideata da Marco Tamanti.

Si vuole presentare una variante della struttura DOMINO che permetta di incrementare la velocita dei circuiti e di diminuire considerevolmente il carico sul clock. La stessa tecnica è utilizzabile in logiche NORA e TSPC.
All'interno di una catena DOMINO gli ingressi di un blocco n sono sempre prescaricati a 0 per evitare problemi di corse critiche. L'uscita del blocco n deve essere precaricata a 1 per non avere corse critiche sulle porte successive. Questa precarica è normalmente effettuata tramite un p-MOS pilotato dal clock, mentre un n-MOS (sempre pilotato dal clock) impedisce la scarica verso massa. È possibile semplificare un blocco n sfruttando la prescarica degli ingressi per precaricare 1'uscita (fig.l).

 

Figura 1: Nand in logica DOMINO e nand modificato

Tale modifica non comporta alcun problema sul normale funzionamento del circuito, mentre si ottengono i seguenti vantaggi:

• si elimina il clock da tale porta, dunque si eliminano alcune linee di distribuzione del clock e il carico sul clock cala;
• diminuisce il numero di transistori utilizzati;
• riferendoci alla porta di figura 1, la corrente di scarica aumenta di un fattore 1.5, però uno dei due ingressi vedrà una capacita piu grande (in realta il p-MOS puo essere ad area minima). Notevoli vantaggi si hanno se un ingresso è già più veloce dell'altro.

 

Figura 2: Nor in logica DOMINO e nor modificato

Nel caso di porte piu complesse (AOI) abbiamo dei vantaggi intermedi poiche sono necessari piu transistori sul ramo di precarica (fig.3).

 

Figura 3: Porta AOI in logica DOMINO e porta modificata

Comunque la modifica è ancora valida, anche per i seguenti motivi:

• in una tecnologia SOG si ha un maggiore bilanciamento tra transistori p-MOS ed n-MOS (questi ultimi diminuiscono di una unità), dunque minore area utilizzata;
• in una tecnologia custom è possibile dimensionare i p-MOS ad area minima, mentre 1'n-MOS che era collegato al clock doveva essere ben conduttivo.
• In una catena domino è possibile modificare tutti i blocchi tranne il primo, che deve essere precaricato tramite il clock, infatti gli ingressi di tale blocco non sono prescaricati a 0.

 

Figura 4: Catena DOMINO modificata con blocchi p e blocchi n

Se il tempo di propagazione della precarica fosse talmente lento da non stare in mezzo periodo di clock non sarebbe un grave problema, visto che la precarica puo continuare anche nel semiperiodo successive. Sorgerebbe un problema solo se il dato della successiva fase di valutazione raggiungesse le porte ancora in fase di precarica: fig.5.

 

Uscita non completamente caricata poiché a è stato valutato ad 1 prima che la precarica si concludesse.

Figura 5: Problema di precarica

Se ciò accade è sufficiente spezzare la catena precaricando uno dei blocchi intermedi utilizzando il clock (magari i blocchi nor, per i quali c'è minore convenienza ad eliminare il clock).
Altro metodo potrebbe essere aumentare la conduttivita dei transistori di precarica, ma questo eliminerebbe alcuni dei vantaggi presentati.
Altro metodo è realizzare le porte in logica CMOS (con tutti i transistori di precarica ad area minima), così la fase di precarica puo durare un intero periodo di clock (fig.6).

 

Figura 6: Temporizzazioni

La fase di valutazione si sovrappone alla seconda metà della fase di pre­carica, ma questo non è un problema, anzi la valutazione è piu veloce se la precarica non è ancora completata.
La cosa importante è che la precarica e la valutazione si concludano prima del transitorio di discesa del clock.
Naturalmente la logica CMOS è sufficiente utilizzarla per le porte che non riescono a completare la precarica in mezzo periodo di clock; per le altre porte è sufficiente avere un unico ramo di precarica.

Importante è che tra le porte che sfruttano il successive semiperiodo di clock non deve essere incluso un blocco dinamico (fig.7), infatti se 1'n-block nella figura avesse 1'ingresso A alto all'inizio della fase alta del clock 1'uscita X verrebbe immediatamente scaricata ed anche se A venisse prescaricato successivamente X rimarrebbe a 0.

Utilizzando invece un doubled n-C²MOS non si hanno problemi: quando F è alto i due latch si comportano come 2 invertitori statici.

 

Figura 7: Esempio di corsa critica

In realta non è necessario un doubled n-C²MOS, ma è sufficiente un unico n - C²MOS (vedi fig.8).
Mentre il clock è alto:

 

Figura 8: Esempio in logica TSPC

• X puo andare a 0 => U=1; quando il clock e basso U non puo commutare (la sezione F è in valutazione). Quando il clock e alto U puo essere scaricato, ma ciò non crea problemi poiché la sezione successiva è in precarica;
• X può rimanere a 1 => U=0; A oppure B sono a 0; quando il clock è basso i segnali A e B possono solo andare a 0, dunque X rimarrà ad 1. Quando il clock torna ad 1, X è gia precaricato oppure può andare a 0 solo se ciò è imposto dalla valutazione.
• Un'ultima importante osservazione è la possibilità di utilizzare blocchi p in una F-section senza aver bisogno di F (come si vede in fig.4) e dunque è sufficiente lavorare ad una singola fase (TSPC).

Conclusione:

• Aumentare 1'area dei transistori di precarica dello stretto necessario.
• Spezzare la catena inserendo blocchi precaricati tramite il clock.
• Sfruttare un intero periodo di clock per la precarica.