Предходна страница

4.5. Интерфейс за външна памет (EMIF)

            Характерен е за всички устройства от серията 'C6000.

            Интерфейсът за външна памет EMIF поддържа интерфейс към няколко външни устройства.Това позволява да се включи допълнителна програмна памет и памет за данни, освен тази, която е вградена в чипа.

            Видове памети, които се поддържат:

            EMIF интерфейсът е показан на фиг. 4-8.
 
 

Фиг. 4-8. Блокова схема на EMIF интерфейс


 
 
 
 
 

Табл. 4-4. Описание на сигналите на EMIF

Извод
(I/O/Z)
Описание
CLKOUT1 
O
 Тактов изход.Тактова честота на CPU
CLKOUT2 
O
 Тактов изход.1/2 от тактовата честота на CPU
ED[31:0] 
I/O/Z
 В/И линии за данни.32-битови данни за В/И от външни памети и периферия
EA[21:2] 
O/Z
 Изходни адресни линии.Управляват битове 21-2 от адреса на байта
CE0 
O/Z
 Сигнал за избор на чип с активно ниско ниво за адресното пространство CE0
CE1
O/Z
 Сигнал за избор на чип с активно ниско ниво за адресното пространство CE1
CE2
O/Z
 Сигнал за избор на чип с активно ниско ниво за адресното пространство CE2
CE3 
O/Z
 Сигнал за избор на чип с активно ниско ниво за адресното пространство CE3
BE[3:0] 
O/Z
 Разрешения за байт с активно ниско ниво
Индивидуални байтове и полудуми могат да се избират за четене и запис.Декодират се от двата най-младши бита на байтовия адрес.
ARDY
I
 Готовност. Асинхронен вход с активно високо ниво. Използва се за вмъкване на цикли на изчакване при бавни памети и периферия.
AOE
O/Z
 Разрешение на изходите на асинхронни памети с активно ниско ниво.
AWE 
O/Z
 Строб за запис с активно ниско ниво за асинхронни памети
ARE
O/Z
 Строб за четене с активно ниско ниво за асинхронни памети
SSADS
O/Z
 Строб за адрес с активно ниско ниво/разрешение за SBSRAM
SSOE
O/Z
 Разрешение на изходните буфери на SBSRAM
SSWE 
O/Z
 Разрешение за запис с активно ниско ниво за SBSRAM
SSCLK 
O/Z
 Тактов сигнал за SBSRAM. Програмира се на честотата на CPU или 1/2 от нея.
SDRAS
O/Z
 Строб за редове с активно ниско ниво за SDRAM
SDCAS
O/Z
 Строб за колони с активно ниско ниво за SDRAM
SDWE
O/Z
 Разрешение за запис с активно ниско ниво за SDRAM
SDA10
O/Z
 Адресна линия A10 на SDRAM
Адресна линия/забрана на автопрезареждане за SDRAM
SDCLK 
O/Z
 Тактов сигнал за SDRAM. 1/2 от тактовата честота на CPU. Еквивалентен на CLKOUT2.
HOLD
I
 Заявка за задържане във високоимпедансно състояние(Z) на магистралата за външна памет с активно ниско ниво
HOLDA
O
 Потвърждение за задържане на външната магистрала с активно ниско ниво

 
 
 

4. 5. 1. SDRAM интерфейс

            EMIF интерфейсът поддържа няколко различни SDRAM конфигурации, които предлагат на системните проектанти интерфейс за бързи, големи памети. На фиг. 4-9 е илюстриран EMIF интерфейс за SDRAM. Сигналите EA, започващи от извод 13, се свързват към адресните шини на SDRAM, които започват от извод 11. Символът  m е 0 за 16М-битов интерфейс и 2 за 64М-битов интерфейс. Сигналите за управление на SDRAM се възприемат от SDRAM при нарастващ фронт на сигнала SDCLK. Тези сигнали за валидни само ако сигналът (chip select) на SDRAM е с ниско ниво.
 
 

Фиг. 4-9. EMIF за SDRAM


 
 
 
 
 
 

4. 5. 2. SBSRAM интерфейс

            EMIF интерфейсът директно свързва стандарти SBSRAM памети (фиг. 4-10). Този интерфейс е бърз и няма някои от ограниченията, характерни за SDRAM. Интерфейсът за SBSRAM може да работи със скоростта на тактовия генератор на CPU-то или на половината от тази скорост. Четирите сигнала за управление на SBSRAM се възприемат от SBSRAM при нарастващ фронт на сигнала SSCLK. Тези сигнали са валидни, само когато сигналът на SBSRAM е с ниско ниво.
 
 

Фиг. 4-10. EMIF за SBSRAM


 
 
 
 

4. 5. 3. Асинхронен интерфейс

            Асинхронният интерфейс предлага различни типове цикли, които могат да се използват за свързване на различни видове памети и периферия, включително SRAM, EPROM, Flash памети и FPGA, ASIC устройства. Следващите три фигури показват интерфейси към SRAM (фиг. 4-11),към FIFO (фиг. 4-12) и към ROM(фиг.4-13).
 
 

Фиг. 4-11. EMIF за SRAM


 
 
 
 
 
 

Фиг. 4-12. EMIF за FIFO


 
 
 

Фиг. 4-13. EMIF за ROM









            EMIF интерфейсът поддържа ROM памети с дължина на думата 8, 16 и 32 бита. На фиг. 4-13 символът Wпоказва  разредността на данните в ROM паметта. Полето "тип памет" в регистъра за управление CE определя режимите на достъп. При четене от памети с малка дължина на думата EMIF пакетира няколко прочетени думи в една 32-битова дума. Този режим е предназначен за достъп по думи към 8- и 16-битови ROM памети.
 
 

Следваща страница 1